广东开放大学EDA应用技术（专）期末考试试卷与参考答案

以下是为广东开放大学《EDA应用技术（专）》期末考试整理的复习笔记，结合课程重点和常见题型进行总结，供参考：

广东开放大学 EDA应用技术（专）复习笔记

一、试卷结构与题型分析

1. 试卷分值分布：

- 选择题（20%）：考察基本概念和知识点。

- 填空题（15%）：需掌握关键术语和公式。

- 简答题（30%）：解释核心理论和设计方法。

- 设计题（25%）：编写VHDL/Verilog代码或设计数字电路。

- 综合应用题（10%）：结合实际项目分析问题。

2. 考试重点章节：

- 数字电路基础（逻辑门、组合逻辑、时序逻辑）。

- EDA工具使用（Quartus、ISE、ModelSim等）。

- VHDL/Verilog硬件描述语言。

- FPGA/CPLD开发流程。

- 有限状态机（FSM）设计。

- 数字系统综合与仿真。

二、核心知识点复习

1. 数字电路基础

- 逻辑门：与门、或门、非门、异或门等，掌握逻辑符号和真值表。

- 组合逻辑电路：

- 逻辑表达式化简（卡诺图、代数法）。

- 编码器、译码器、数据选择器、加法器等的设计原理。

- 时序逻辑电路：

- 触发器类型（D触发器、JK触发器、T触发器）。

- 计数器（同步/异步、二进制/十进制）、寄存器、移位寄存器的设计。

- 时序电路的时钟同步与异步复位。

2. EDA工具与开发流程

- Quartus II：

- 设计输入（原理图输入、VHDL/Verilog文本输入）。

- 综合、仿真（时序仿真、功能仿真）、适配、编程下载流程。

- ModelSim：

- 波形文件创建与仿真操作。

- 时序分析（setup/hold时间）。

- FPGA开发步骤：

1. 系统需求分析。

2. 硬件描述语言（HDL）编码。

3. 综合与仿真验证。

4. 适配与布局布线。

5. 编程下载与硬件测试。

3. VHDL语言基础

- 语法结构：

- 实体（Entity）与结构体（Architecture）的定义。

- 进程（Process）和信号（Signal）的使用。

- 端口模式（IN, OUT, INOUT, BUFFER）。

- 常用库与数据类型：

- IEEE库（std_logic_1164、numeric_std）。

- 标准数据类型（std_logic, bit, integer）。

- 设计方法：

- 组合逻辑设计（CASE语句、WITH SELECT语句）。

- 时序逻辑设计（时钟边沿检测、状态机）。

- 元件例化（Component Instantiation）。

4. 有限状态机（FSM）

- 状态机分类：

- Mealy型（输出依赖当前状态和输入）。

- Moore型（输出仅依赖当前状态）。

- 设计步骤：

1. 状态划分与状态转移图绘制。

2. 状态编码（二进制、独热码）。

3. VHDL/Verilog代码实现（状态寄存器、状态转移逻辑、输出逻辑）。

5. FPGA/CPLD应用

- FPGA特点：

- 可编程逻辑单元（CLB）、可配置I/O、存储资源。

- 高集成度、低功耗、灵活性。

- CPLD与FPGA区别：

- CPLD：基于乘积项结构，适合小规模、高速度设计。

- FPGA：基于查找表（LUT）结构，适合大规模、复杂设计。

6. 综合与仿真

- 综合（Synthesis）：

- 将HDL代码转换为门级网表。

- 注意：代码需符合同步设计原则，避免竞争冒险。

- 仿真类型：

- 功能仿真（验证逻辑功能）。

- 时序仿真（考虑时钟延迟和信号时序）。

三、典型题型与参考答案示例

1. 选择题

例题：以下哪项是FPGA与CPLD的主要区别？

A. FPGA基于乘积项结构，CPLD基于查找表结构

B. FPGA基于查找表结构，CPLD基于乘积项结构

C. 两者结构完全相同

D. FPGA仅用于模拟设计，CPLD仅用于数字设计

答案：B

解析：FPGA采用查找表（LUT）实现可编程逻辑，而CPLD基于乘积项（PAL结构）。

2. 填空题

例题：在VHDL中，用于描述时序逻辑的关键字是________和________。

答案：`PROCESS`、`WHILE`/`FOR`循环（或`WAIT ON`语句）

解析：时序逻辑通常通过进程（PROCESS）和时钟敏感信号（如`wait on clk`）实现。

3. 简答题

例题：简述同步时序逻辑电路的设计原则。

答案：

1. 所有时钟信号必须同步。

2. 状态转移仅在时钟边沿触发。

3. 避免组合逻辑环路（竞争冒险）。

4. 状态编码需合理，减少资源消耗。

5. 输出信号应由当前状态决定（Moore型）或当前状态与输入共同决定（Mealy型）。

4. 设计题

例题：用VHDL设计一个4位二进制计数器，要求在时钟上升沿计数，同步复位（rst为高有效）。

参考答案：

```vhdl

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.NUMERIC_STD.ALL;

entity Counter4 is

Port ( clk, rst : in STD_LOGIC;

count : out STD_LOGIC_VECTOR(3 downto 0));

end Counter4;

architecture Behavioral of Counter4 is

signal cnt : unsigned(3 downto 0) := "0000";

begin

process(clk)

begin

if rising_edge(clk) then

if rst = '1' then

cnt <= "0000";

else

cnt <= cnt + 1;

end if;

end if;

end process;

count <= std_logic_vector(cnt);

end Behavioral;

```

5. 综合应用题

例题：设计一个交通灯控制器，要求红灯持续3秒，黄灯持续1秒，绿灯持续2秒，使用Quartus II进行仿真验证。

参考答案要点：

1. 需求分析：确定状态（红、绿、黄）、时序（3s→1s→2s→循环）。

2. 状态划分：

- 红灯状态（RED）：持续3秒。

- 绿灯状态（GREEN）：持续2秒。

- 黄灯状态（YELLOW）：持续1秒。

3. 状态转移图：RED → GREEN → YELLOW → RED循环。

4. 代码实现：

- 使用计数器记录时间。

- 状态寄存器存储当前状态。

- 根据状态输出对应灯光信号。

5. 仿真验证：

- 在ModelSim中编写测试激励。

- 观察信号时序是否符合预期。

- 检查状态转移是否正确。

四、高频考点与易错点

1. VHDL语法错误：

- 忘记在进程（PROCESS）中声明敏感信号。

- 数据类型未统一（如`bit`与`std_logic`混用）。

2. 时序逻辑设计：

- 竞争冒险：避免组合逻辑直接驱动时钟敏感信号。

- 复位信号极性（高电平/低电平有效）。

3. FPGA资源优化：

- 减少LUT和寄存器的使用（通过逻辑化简）。

- 选择合适的状态编码方式（如独热码节省资源）。

4. 仿真注意事项：

- 时钟周期需合理设置（如10ns）。

- 复位信号需保持足够时间（如两个